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- 什么是摄像头的DVP接口
发布时间：2019-11-22 阅览次数：4863 次
摄像头的DVP接口
摄像头DVP接口
DVP是并口传输，速度较慢，传输的带宽低，使用需要PCLK\sensor输出时钟、MCLK（XCLK）\外部时钟输入、VSYNC\场同步、HSYNC\行同步、D[0：11]\并口数据——可以是8/10/12bit数据位数大小。DVP摄像头电源和MIPI一样。这里再补充各信号脚定义：
PCLK：像素点同步时钟信号，每个PCLK对应一个像素点，可以为48MHz；对于时钟信号，一般做包地处理，减少对其他信号的干扰，还需要在源端加电阻和电容，减少过冲和振铃，从而减少对其他信号的干扰。
MCLK（XCLK）：外部时钟输入，可由主控或晶振提供，由sensor规格书确定，可以为24MHZ；
VSYNC：帧同步信号，一帧一个信号，频率为几十Hz（30Hz）
HSYNC：行同步信号（频率为几十KHz）
例如：分别率 320×240的屏，每一行需要输入320个脉冲来依次移位、锁存这一行的数据，然后来个HSYNC 脉冲换一行；这样依次输入240行之后换行同时来个VSYNC脉冲把行计数器清零，又重新从第一行开始刷新显示。
DVP是并口传输，速度较慢，传输的带宽低，使用需要PCLK\sensor输出时钟、MCLK（XCLK）\外部时钟输入、VSYNC\场同步、HSYNC\行同步、D[0：11]\并口数据——可以是8/10/12bit数据位数大小。DVP摄像头电源和MIPI一样。这里再补充各信号脚定义：
PCLK：像素点同步时钟信号，每个PCLK对应一个像素点，可以为48MHz；对于时钟信号，一般做包地处理，减少对其他信号的干扰，还需要在源端加电阻和电容，减少过冲和振铃，从而减少对其他信号的干扰。
MCLK（XCLK）：外部时钟输入，可由主控或晶振提供，由sensor规格书确定，可以为24MHZ；
VSYNC：帧同步信号，一帧一个信号，频率为几十Hz（30Hz）
HSYNC：行同步信号（频率为几十KHz）
例如：分别率 320×240的屏，每一行需要输入320个脉冲来依次移位、锁存这一行的数据，然后来个HSYNC 脉冲换一行；这样依次输入240行之后换行同时来个VSYNC脉冲把行计数器清零，又重新从第一行开始刷新显示。
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